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Implementazione Di Un'architettura Core RISC a 32 Bit Ad Alte Prestazioni (en Italiano)
Chandra Shaker Arrabotu
(Autor)
·
M. Rajani
(Autor)
·
D. Ravi Chandan
(Autor)
·
Edizioni Sapienza
· Tapa Blanda
Implementazione Di Un'architettura Core RISC a 32 Bit Ad Alte Prestazioni (en Italiano) - Arrabotu, Chandra Shaker ; Rajani, M. ; Ravi Chandan, D.
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Reseña del libro "Implementazione Di Un'architettura Core RISC a 32 Bit Ad Alte Prestazioni (en Italiano)"
Questo libro tratta della progettazione di un processore RISC utilizzando l'architettura pipelined. Il pipelining a 5 stadi viene utilizzato per migliorare la velocità delle operazioni. Le 5 fasi sono Fetch, Decode, Execute, Memory e Write Back. Il processo di progettazione comprende varie tecniche a basso consumo a livello architettonico, che dimostrano come questi metodi siano più efficienti delle tecniche di riduzione del consumo di back-end. I processori embedded a basso consumo sono utilizzati in un'ampia gamma di applicazioni, tra cui automobili, telefoni, fotocamere digitali, stampanti e altri dispositivi simili. Il motivo del loro ampio utilizzo è che sono di dimensioni ridotte, quindi non occupano molta area dello stampo e sono economici da fabbricare. Il basso consumo energetico aiuta a ridurre la dissipazione di calore, ad allungare la durata della batteria e ad aumentare l'affidabilità del dispositivo.
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El libro está escrito en Italiano.
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